Forsinkelsesuafhængig klokket, og uklokket logik.

"Forskerne har længe drømt om optiske chips, hvor signalbehandlingen kan blive langt hurtigere end i nutidens elektroniske chips. Men visionen er svær at realisere, fordi beregninger kræver, at man kan forsinke ét signal i forhold til et andet."

Forkert - beregninger kræver ikke du kan forsinke et signal i forhold til andre.

2-fase synkron logik, anvender en 2-fase ikke overlappende klok, og med denne type logik, indgår forsinkelser ikke som parameter. Kredsene vil fungere, selv med teoretisk 0 forsinkelse.

En anden fordel er total robusthed overfor klokskev, total robusthed overfor komponentforsinkelser osv.

Dog, skal klokfrekvensen være "lav nok", til beregningen nås færdig, inden næste klokfase.

Endeligt, er klokning med 2-fase ikke overlappende logik hurtigere, fordi signalet ikke behøver at standses undervejs i dets flow, som i sædvanlig logik, hvor der ventes på klok. Med andre ord, er ingen setup og holdetider som skal opfyldes i forbindelse med flipflops, og der behøves ikke delays i flipflops, for at opnå funktion. Flipflops der er 2-fase klokket, er uafhængig af delay, og eneste krav er, at klokfrekvensen er lav nok, i forhold til eventuel delay.

Ved sædvanlig 1-faset klokket logik, er det ofte svært at få eksempelvis shift-registre til at fungere. Årsagen ligger i, at selvom shift-registeret kun får klok 1 gang i sekundet, så skal kredsløbet designes til 10 gigahertz, hvis komponenterne følger med det det. Det skyldes, at der bruges samme klokke til alle flipflops, og en forsinkelse heri, bestemmer om den skal kopieres, eller flyttes. Denne forsinkelse, afhænger kun af komponent forsinkelser, der er meget små ved 10 gigahertz logik. Bruges 2-fase klok, ved 10 gigahertz logik, er forsinkelserne ligegyldigt, og det er så simpelt og ukritisk at få til at fungere. Forsinkelser i ledninger, kapaciteter, og komponenter - eller klokken betyder intet, og det gør intet, at første flipflop i shiftregisteret får klok lang tid før næste flipflop. Delays betyder intet.

I nogle tilfælde bruges forsinkelsesuafhængig asynkron logik. Uanset, det siges at være forsinkelsesuafhængigt, er det ikke helt sandt, da forsinkelser indgår i de oscillatorer som der er indeholdt. Dog, er det robust, overfor forsinkelser normalt.

Hvis problemet med optik, kun er at forsinkelserne er udeffinerede og for korte, til at logikken fungerer - så er det et meget lille problem. Løsningen findes, i form af forsinkelsesuafhængig 2-fase synkron logik, samt forsinkelsesuafhængig asynkron logik.

Re: Forsinkelsesuafhængig klokket, og uklokket logik.

2-fase synkron logik, anvender en 2-fase ikke overlappende klok

Re: Re: Forsinkelsesuafhængig klokket, og uklokket logik.

Søg på: 2 phase clocking

Princippet er meget simpelt: I en normal flipflop, har du en master og en slave latch. Disses klok, styres af en inverer, således de skiftevis leder. Typisk har du logik på udgangen, og leder det tilbage til indgangen. Et sådant system, afhænger af forsinkelser - hvis klokken er forsinket, eller delays i kredsløbet er for store, kan funktionen forstyres.

En måde at løse dette problem, er at tilføre master og slave latch'en sin egen klok: Først aktiveres master latch'ens klok, så fjernes den, og så aktiveres slave flipflop'ens klok, hvorefter denne fjernes. Resultat er, at du får et kredsløb, der er uafhængigt af forsinkelser, og fungerer rent logisk.

Det har også fordele, som der ikke er problem med klok skev, at latch'ene er transparate, så hvis der er logik imellem disse, går data direkte fra den ene funktionelle blok til næste, næsten uden forsinkelse. En latch kan laves næsten uden forsinkelse (hvis ikke uden). Grunden til synkron logik er så sløvt, er til dels flipflop'ene, hvor der sættes invertere imellem latchene, og på klokken, hvilket gør dem sløve. Samtidigt, er latch'ene ikke gjort til en del af logikken, og derfor er de sløve. Hvis latchene gøres til en del af logikken (en eller to ekstra transistorer, der er placeret korrekt), spares dels transistorer, og der fås lavere forsinkelse.

To fase klok, har endvidere den egenskab, at funktionen er velbevaret, selvom der kommer flere kloks efter hinanden. Går klok 1, således skiftevis passiv og aktiv flere gange, medfører det ikke funktionen er forkert. Klok 1, og klok 2, skal aktiveres skiftevis. Du kan drive de to klokke med en kontakt, der skiftevis står i stilling 1 og stilling 2, og hvor der i stilling 1 gives klok til klok 1, og stilling 2 klok til klok 2 - og trods at kontakten viser sig at give bunker af prel, vil funktionen ikke forstyres. Det er et designkrav, ved tofase klok, at det netop tåler det. Vi ser ofte den type problemer, hvis et signal skifter langsomt, og der er lidt støj på Vdd. Eller, hvis det er problemer med impedanser og reflektioner. Det vil kunne få en normal klok i knæ, meddens tofase klok altid er robust, såfremt klokfrekvensen er "lav nok", til at støjen forsvinder inden næste fase.

Desvære er de fleste automatiske tools (VHDL), ikke baseret på tofase klok. Ved ikke hvorfor - for det giver langt færre problemer med timing, og også layout er mere robust.

Du kan - som latch - anvende kun en enkelt N-MOS transistor (ved dynamisk logik), men du skal så helst bruge større spænding på dens gate. Idéen er, at anvende større spænding til de to kloksignaler i kredsløbet. Der spares både transistorer, og forsinkelsen i en enkelt N-MOS er meget mindre, end ved N-MOS og P-MOS parallelt, på grund af deres store kapacitet, og P-MOS desuden er dårlig.

Endeligt, kan du opnå meget lavt forbrug med 2-fase klok. Klokdistribuering er ikke mere en kunst, og forbruget for en ikke skiftende flipflop nærmer sig nul. Der er ingen strømforbrug på grund af dataflipflops, hvis klokken har induktiv karakter. Det er muligt, at have en LC led, til at drive det tofasede klok system, og derved undgå stort tab. Jo lavere klokfrekvensen er, desto mindre forbrug.

To-fase klok, er mere eller mindre grundigt beskrevet i de fleste lærebøger omkring VLSI design.

I forbindelse med optik, kan jeg ikke umiddelbart overskue fordele, og ulemper. Der er sandsynligvis helt andre forhold som her er væsentlige, men det er stor sandsynlighed for, at to-fase klok, også her er bedst.

Forståelsesmæssigt er to-fase klok simpelt. Dit kredsløb består altid af to dele - del 1 og del 2, som du har latche imellem. Du må ikke gå fra del 1 til del 2 uden latche, eller fra del 2 til del 1 uden latche. Latchene fra del 1 til del 2 klokkes af det ene kloksignal, og latchene fra del 2 til del 1 klokkes af det andet klok signal. Klok gateing er meget nemmere ved 2-fase klok, og kan ikke give problemer. Da latchene er transparrente, vil signalet fortsætte over grænsefladen, så længe klokken er høj, og det gør, at hastigheden er høj (giver elastik i timing). I mange tilfælde, vælges flere klok signaler, f.eks. et tofaset ikke overlappende klok signal gennereres efter neddeling, men det skal stadigt gælde, at det er uafhængigt af forsinkelser, samt at det tåler spikes på ethvert klok signal. Der findes metoder, som automatisk "validerer" et kredsløb, og garanterer det.

Hvis 1-fase klokkede systemer, designes som 2-fase klokkede systemer, hvor at den ene klokke gennereres af en inverter, samt der sikres at forsinkelserne i kredsløbet er placeret korrekt, vil de værste designkatastrofer normalt undgås, fordi verificeringen af 2-fase systemet, gør at det som udgangspunkt er i orden. Derfor forekommer ikke spikes mv. som mulighed ved klok gating.


Efter at have tænkt lidt over artiklen, er jeg kommet til, at forsinkelserne der beskrives, måske ikke er relateret til selve logikken, og så hjælper to-fase klok ikke så meget. Hvis NAND gates og NOR gates, tænkes lavet med interferrerende lys, vil fasen betyde noget, og dermed får forsinkelser i optiske kredse betydning. På det optiske niveau, kan forsinkelser derfor have betydning ved beregning, og det kan måske være problemet, som søges løst.

Fra et logisk niveau, er forsinkelser unyttige i logik. Det meste af den digital elektronik som bruges i dag, er dog afhængigt af forsinkelser, og det er kilden til store problemer hos design ingeniører. Et helt system af timing problemer, er efterhånden kortlagt, og gjort til advanceret videnskab. Der er dog ikke større fordele ved 1-fase klok, andet end der spares et signal, og opnås store problemer med delays på signaler. I nogle tilfælde kan opnås større klokfrekvens med 1-fase klok - til gengæld er ofte større forsinkelse i latch'ene, da er højst opnåelige frekvens måske lidt lavere.

Opdager fysikkerne et system, hvor tiden ikke eksisterer, kan det godt bruges. Det drives bare af 2-fase klok.

Hvis det er muligt, at lave oscillatorer deri, så vil være mulighed for selvklokkende asynkron logik. Eksisterer tiden ikke, må vi dog ikke forvente at kunne lave oscillatorer (der jo har tid som udgangspunkt). Enhver oscillator, vil sandsynligvis stå stille.